如何实现运营商级以太网的时钟管理

王健

随着互联网的快速发展,互联网已经深入到生活中的各个角落。如今,互联网本身也不再是开初的概念,而是正在逐步向运营商级网络转变。

其实,不仅仅是运营商级互联网,对于任何电信系统来说,涉及到许许多多的宿源,涉及到许许多多不同的物理链路,包含着点对点、点对多点、多点对多点的种种不同应用,不同的业务等级,还有各种各样的通信接口,所有这些都被包含到通信协议的各业务层的定义中。这么多的环节,依靠什么将其构成一个完整的业务链路,或者业务提供平台呢？最根本的是一个好的时钟体系。

不用说物理上位于不同地方的设备,即便是位于同一机房,同一机柜,乃至同一板上,都可能存在着几十乃至几百个不同的时钟。传统的做法是,每一个时钟靠一个晶振来产生,然后再进行源同步。不同时钟具有不同的时钟精度,具体根据实际需要来决定。这种方案的致命缺陷是,需要太多的时钟源,每个时钟源都有许多外围元器件,占据了大量的板空间。另一方面,由于不同设计师的不同偏好,时钟源的种类五花八门,难以实现很好的同步性能。即便是从库存管理来说,也是一个不小的负担。另一种传统的解决方案是采用PLL和硬件分频方案,这种方案的问题在于不够灵活,成本也较高。

为了解决这些挑战,美信公司通信部在打造电信级以太网方面提供了许多完整的解决方案。在正在举行的第十三届国际集成电路研讨会暨展览会上,该公司展示了其功能强大的电信时钟解决方案。提到美信公司的时钟解决方案,该公司的资深通信产品经理廖光彬信心十足地表示:美信公司具有全球最丰富的时钟产品链,能够为电信应用以及消费应用打造最完美的时钟体系。利用我们的一片功能强大的时钟芯片,就可以替代几十组分离时钟。

该解决方案中包括最新推出的支持亚皮秒抖动性能的DS31400和业界领先的用来同步千兆以太网和万兆以太网的3104。当然,也包括丰富的可作为SONET/SDH网络元素的完整核心定时和同步解决方案的3100系列(DS3100,DS3102,DS3105,DS3106)的其他时钟器件。

“Maxim提供完整的产品支持SONET/SDH、PDH和1G/10G同步以太网速率。该系列器件采用混合的DPLL和APLL架构,在实现灵活的频率转换的同时保持优异的性能和稳定性。时钟卡IC具有Stratum 3E性能,而线卡IC则具有灵活的APLL,支持多种电信、数据通信和同步以太网速率”,廖光彬认为。他还介绍道:DS3100是业界集成度最高的SONET/SDH时钟卡IC,具有两路集成的BITS/SSU收发器和14个输入时钟,可直接接收外部定时和大量来自线卡的线路定时信号,支持DS1、E1、2048kHz和6312kHz时钟信号以及SSM,其特点是具有Stratum 3E的精度,输入丢失时无缝切换参考时钟以及精细的可编程带宽(0.5mHz至70Hz)。时钟输出路数多达11路。此外,片内还含有对频率、精度和工作状态的完全监控功能。

图1:单片解决方案与传统解决方案的比较。

当谈到DS3104时,廖光彬介绍说,DS3104是一款低成本、功能丰富的定时IC,用于同步千兆以太网(GbE)万兆以太网(10GbE)和快速以太网端口。可实现以太网线路卡传送或接受方向的同步。发送方向上,器件可以从冗余系统定时卡接受传统的SONET/SDH系统时钟,以及合成频率锁定的xMII时钟速率,如GbE GMIIs的125MHz GTX_CLK。以太网PHY随后合成一个频率锁定至xMII时钟的发送位时钟,以及系统时钟和网络时钟。而在接收方向上,每个以太网PHY将恢复出的位时钟分频以产生接收xMII时钟。DS3104从任意一个以太网端口中接收xMII时钟,并向系统定时卡发送频率锁定系统时钟。

图2:DS3100时钟芯片的内部结构。

该器件的特点是通用性强,适合Stratum 3/3E/4、SMC、SEC的线路卡IC,支持的输入时钟频率多,输出频率也多。支持的帧同步频率分别是2kHz、4kHz、8kHz,所支持的输出频率路数非常多,除了以太网xMII的2.5、25、125、156.25、312.5MHz,SONET/SDH的6.48、Nx19.44、Nx51.84MHz以及PDH的NxDS1、NxE1、NxDS2、DS3、E3,还支持10、10.24、13、30.72MHz的特殊频率。另外用户还可以自定义,所定义的频率是上述三个帧同步频率的任意倍数,对应三种帧同步频率所能实现的最高频率分别为77.76MHz、311.04MHz和388.79MHz。

“该器件特别适合用于支持同步以太网和SONET/SDH端口混合架构的线卡,适用于MSPP、以太网交换机、路由器、DSLAM、无线基站等WAN设备”,梁光彬介绍说。

而对于最新推出的DS31400,也是线卡IC,支持Stratum 3/3E,Stratum 4/4E,SMC,SEC和EEC系统。具有两个DPLL,7个可以产生高达100MHz(分辨率为1KHz)的数字频综,以及三个输出高达750MHz的APLL。该器件的最大特点是,具有极小的抖动,小于1ps RMS。另外,该器件还有一个特点是,对于所有的时钟输出,都带有一个LVDS/LVPECL引脚(≤750MHz)和一个CMOS/TTL(≤125MHz)引脚。从而使得在相应的系统中直接使用,无需转换。

对于极小时钟抖动,其实现关键在于采用了独特的均衡技术。“在均衡器的设计中,根据具体传输的距离,以及传输介质的损耗模型,来构建一个合理的数据/时钟复原模型,对数据/时钟进行复原补偿,从而将其完全恢复到原有的完美度”,梁光彬介绍说。

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