新思科技发布全球领先的40G UCIe IP，助力多芯片系统设计全面提速

新思科技40G UCIe IP 全面解决方案为高性能人工智能数据中心芯片中的芯片到芯片连接提供全球领先的带宽

摘要

• 更简化的解决方案可简化IP集成：单参考时钟功能简化了时钟架构并优化了功耗。为便于使用和集成，该IP加快了裸片到裸片链路的初始化，无需加载固件。

• 芯片健康监测增强了多芯片系统封装的可靠性：为了确保芯片、裸片到裸片以及多芯片系统封装层面的可靠性，新思科技40G UCIe IP 提供了测试和芯片生命周期管理 (SLM) 功能。此外，监控、测试和修复 IP 以及集成信号完整性监控器可实现从设计到现场的多芯片系统封装诊断和分析。

• 成功的生态系统互操作性：针对当前全新 CPU 和 GPU 的片上互连需求，新思科技40G UCIe IP 支持业界广泛的芯片上互连结构，包括 AXI、CHI 芯片到芯片、streaming、PCI Express 和 CXL。为了实现成功的互操作性，该 IP 符合 UCIe 1.1 和 2.0 标准，新思科技作为 UCIe 联盟的积极成员，协助推动开发和推广以上标准。

• 预验证的设计参考流程：新思科技UCIe IP与新思科技的3DIC Compiler(一个统一的从探索到签收平台)的组合可用于新思科技的预验证设计参考流程，该流程包括所有必要的设计辅助工具，如自动布线流程、内插研究和信号完整性分析。

• 适用于多芯片系统设计的广泛 IP 解决方案：除了 UCIe IP 和高速 SerDes，新思科技还提供 HBM3 和 3DIO IP，以实现大容量存储器和 3D 封装。

上市时间和可用资源

新思科技40G UCIe IP 将于 2024 年底推出，适用于多种晶圆代工厂及其工艺。

• 产品解决方案: 新思科技UCIe IP 解决方案

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关于新思科技

新思科技（Synopsys, Inc.，纳斯达克股票代码：SNPS）一直致力于加速万物智能时代的到来，为全球创新提供值得信赖的、从芯片到系统的全面设计解决方案，涵盖电子设计自动化（EDA）、半导体 IP 以及系统和芯片验证。长期以来，我们与半导体公司和各行业的系统级客户紧密合作，助力其提升研发力和效能，为创新提供源动力，让明天更有新思。

（美通社）

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