成本上升，芯片制造该何去何从？

【编者按】集成电路、或称微电路、微芯片、芯片在电子学中是一种把电路（主要包括半导体设备，也包括被动组件等）小型化的方式，并通常制造在半导体晶圆表面上。前述将电路制造在半导体芯片表面上的集成电路又称薄膜集成电路。

随着芯片制造成本的不断上升和复杂性的不断增加，使得今年成为了半导体产业合并和寻找替代性技术创记录的一年。工程师们在IEEE S3 会议上肯定听说了许多的合并传闻，包括绝缘硅、亚阈值电压设计、单片3D集成以及行业重组等。

今年到目前为止芯片公司已经完成了23笔收购交易，这要比过去两年的总和还多，摩根士丹利公司半导体投资银行全球负责人Mark Edelstone透露。他同时预测今年的全球并购交易总值很可能从174亿美元增加到近300亿美元。

“情况真的是破记录了。”他指出，并提到了至今较大的整合案例——英飞凌和国际整流器公司以及安华高和LSI公司。“这个趋势将继续，今后几年将是非常繁忙的并购时期。”

图1：2014年发生的半导体并购交易量已经超过过去两年的总和。

较低的资本成本正在所有行业掀起并购浪潮，而制造芯片成本和复杂性的上升助推了半导体行业的并购。制造一个20nm芯片的成本需要5300万美元，制造28nm芯片的成本是3600万美元，到16/14nm节点时成本还将出现质的飞跃，Edelstone表示。

“在这样的投资规模下要想赚钱需要非常大的市场，这对半导体行业的发展将带来巨大的影响。到16/14 nm的FinFET时代，每个门的成本还将上升，这将显著地改变半导体行业现状——事实表明，规模决定成败。”

多位发言人一致认为单个晶体管的成本在整个行业中还在不断上升。不过Intel公司在今年9月份透露，其14nm FinFET工艺将支持更低的每晶体管成本。

14/16nm FinFET节点代表了今后发展的主流方向，但完全耗尽型和特薄绝缘硅工艺也有机会，GlobalFoundries公司产品经理Michael Medicino表示。

一些对成本敏感的移动芯片因为成本原因会避免采用14nm和10nm FinFET节点，而且时间可能长达4至6年。绝缘硅(SOI)提供了另外一种替代方案，它可以达到20nm块晶体管的性能，成本则接近28nm聚合物晶体管，不过他认为在市场压力下所有块晶体管成本还会进一步下降。

Mendicino预计绝缘硅替代技术在今后三年中可能占据10%的代工业务份额，不过他强调这只是猜测。“三年后再问我吧。”他不无俏皮地说。

在一次单独的交谈中，联发科公司高性能处理器技术总监Alice Wang介绍了亚阈值设计的例子。他们的雄心壮志是推动芯片达到漏电流和动态能量交汇的最小能量点，这是在她的博士论文和ISSCC 2004论文中提出的一个概念。

工程师们已经向这个艰巨的目标努力了近一年。他们接下来面临的挑战是提供仍然能够完成有意义的工作、可靠并且具有最小开销的芯片，Alice指出。

大规模并行架构可以帮助提供超低功耗芯片在媒体处理任务中有所作为所需的性能。时序收敛方面的新方法与新工具可以解决一些可靠性和开销问题，她表示。

“我认为现在是超低电压(ULV)成为我们日常生活一部分的时候了。”她在提到发展中市场出现的可佩戴和设计问题时指出。“世界上还有大约13亿人还没有电力供应……因此能量是新兴市场面临的真正关键的挑战。”

图2：下一代绝缘硅能以28nm聚合物晶体管的价格提供20nm的性能。

此次大会的组织者Zvi Or-Bach特别提到了会议期间举办的两次小组讨论会，会中讨论了如何扩展目前正在最新闪存芯片中采用的单片3D设计种类。

在其中一个讨论会中，来自CEA-Leti公司和意法半导体公司的研究人员介绍了单片3D集成技术，这是应对2D芯片缩放不断上升的成本而开发的一种替代性技术。他们在一个FPGA案例研究中发现，这种技术与传统堆栈结构相比可以减小55%的面积。研究报告中写道：

单片3D集成技术旨在按上下顺序一个接一个地处理晶体管。然而，它的实现面临着许多挑战，比如能够在温度低于600℃的情况下实现高性能的顶部晶体管、以便在顶部堆栈式FET制造过程中防止底部FET出现性能劣化……固定相位外延再生长已证明其效率包含600℃左右的热预算，而且向下变化时也有望具有高效率。

另外，EV Group和尼康公司代表分享了用于绑定和对准系统的新功能细节，它们能够避免当前3D芯片堆栈中使用的硅通孔的高成本和高复杂性。

EV Group公司介绍了绑定对准精度为200nm或以下的一个演示例子。Nikon介绍了一种新的EGA精密晶圆绑定技术，“它可以获得好于250nm的稳定度和更高对准精度……可以用来制造未来的3D IC，如DRAM、MPU和图像传感器。”

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